| مقدمه فناوري cmos که سالها به‌علت برخي مزايا از قبيل توان مصرفي کم، حاشيه نويز بالا و قابليت مجتمع‌سازي در مقياس وسيع فناوري غالب بوده‌است، اکنون با يک چالش جدي روبرو شده‌است. روند دائمي کاهش اندازه نما در فناوري CMOS که باعث افزايش چگالي المانها و سرعت مدارات مي‌شد اکنون به‌انتهاي نقشه راه خود نزديک شده و به‌نظر نمي‌رسد که براي ابعاد زير 10 nm مناسب باشد، در حاليکه طبق پيش بيني ITRS در سال 2020 مي‌بايد طول گيت ترانزيستورها 10 nm باشد. محدوديت‌هاي ذاتي سيليکون ناشي از آثار کوانتم مکانيکي در ابعاد بسيار کوچک و کاهش شديد بازدهي در چنين ابعادي توآم با مشکلات فناوريک، پيچيدگي و هزينه زياد ساخت سبب ايجاد مشکلات جدي براي سازندگان و هزينه زياد براي کاربران خواهد شد. يکي ديگر از مشکلات مهم آن است که در ابعاد نانومتري ترانزيستورها بمراتب سريع‌تراز Interconnectها هستند که باعث عدم کارکرد صحيح مدار خواهد شد. ساخت ترانزيستورهايي با طول گيت چند نانومتر و انجام آلايش در آن ابعاد نيازمند فرآيند‌هاي بسيار دقيق و پرهزينه‌است و ما را به‌اين واقعيت مهم راهنمايي مي‌کند که قانون Moore و VLSI کنوني که مبتني بر نقش نگاري ليتوگرافي ، مدارهاي CMOS و گيتهاي بولي است به‌آخر نقشه راه خود نزديک مي‌شوند. مايکروالکترونيک معاصر به‌دنبال راه کارهاي جديدي براي غلبه بر چالشهاي موجود است. هم اکنون يک جايگزين عمده مبتني بر نانوالکترونيک براي جايگزين کردن مايکرو الکترونيک پيشنهاد شده‌است: ادوات تک الکتروني يا Single-Electronics. در ادوات تک الکتروني از مولکولهايي که به‌طور خاص طراحي و سنتز شده‌استفاده مي‌شود و در ساخت آن پيشنهاد شده‌از روش پائين به‌بالا استفاده شود. اما مشکل اينجاست که اين ادوات بتنهايي از عهده انجام کارهايي نظير تأمين ولتاژ يا تأمين بهره يا. . . بر نمي‌آيند. دقيقآ به‌همين دليل است که اکنون اين باور که تنها راه رسيدن به‌نانوالکترونيک با کارايي بالا ترکيب ادوات تک الکتروني يا مولکولي با مدارهاي CMOS است به‌گونه‌اي که المانهاي سه پايه ضعف اين ادوات را در تأمين بهره ولتاژ، آدرس دهي و. . . جبران مي‌کنند در حال تقويت‌‌شدن است. پس در نتيجه فناوري CMOS/Nano مطرح شد که در آن قسمت نانو بار محاسباتي را انجام مي‌دهد و قسمت CMOS آدرس دهي، تأمين بهره و بازيابي سيگنال و. . . را به‌عهده دارد. اما با اين حال هنوز مشکل تنظيمات وجود دارد، که تنظيمات نانوسيمها نسبت به‌يکديگر با crossbar حل شده ولي نسبت به‌قسمت CMOS اين فناوري را دچار چالش کرده و اين فناوري را به‌سمت CMOL (cmos molecular hybrid) هدايت مي‌کند. مزيت اصلي CMOL، سادگي، چگالي و شکل‌بندي جداگانه آن است. تکنولوژي CMOL نيز به‌دليل مشکلاتي که دارد از جمله: (1) مسئله پيچيدگي و عدم همترازي نانوپين‌هايي که بر روي سطح CMOS هستند. (2) نامعلوم بودن محل و جايگاه نانوپين ها. (3) الگوريتم آدرس دهي جديد. (4) سايز نانوسيمها، که حدود 4. 5nm و با pitch 9nm پيش بيني شده و دور از دسترس قابليتهاي کنوني ليتوگرافي است و طبق ITRS براي سال 2030 است، دچار چالشهاي جدي شده و اين چالشها را در فناوري جديدي که از آن بهFPNI ياد مي‌شود، برطرف مي‌کند. 2. روش کار 2-1. FPNI در شکل 1-1 ساختار nanowire crossbar با يک تراشه CMOS نشان داده شده‌است. |
|
| شکل 1: nanowire crossbar و cmos |
|
مشاهده مي‌شود که نانوسيمها که به‌طور عمود بر يکديگر واقع شده‌اند، با يک
فاصله کوچک که آن را يک ابزار قابل شکل‌گيري Antifuse فرض مي‌کنند، جدا
شده‌اند. پينهاي فلزي بر روي سطح تراشه از پائين بهCMOS و از بالا اتصال با نانوسيمها را فراهم مي‌کنند. به‌طور کلي معماري FPNI موضوع‌هاي عملکرد جداگانه نانوسيمها و CMOS، اتصال دو لايه با جايگذاري مناسب پينها و نانوسيمها و افزايش ميزان خطا و تغيير پذيري در نانوسيمهاي Crossbar را بيان مي‌کند. اولين ايده‌ها پيشنهاد پياده‌سازي demultiplexerها را در نانوسيمهاي crossbar مطرح کرد. از اين طريق مي‌توان با تعداد کمي از پينها تعداد زيادي از نانوسيمها را کنترل کرد اما مشکلي که به‌وجود مي‌آيد اين است که ساخت demultipelexer بدون ابزارهاي غيرخطي تقريبا غيرممکن است. در اين مقاله يک ساختار ترکيبي کلي از FPNI که بين سرعت، چگالي و قدرت تحمل پذيري مصالحه‌اي برقرار مي‌کند، پيشنهاد مي‌شود که نسبت بهCMOL توان مصرفي کمتر و آزادي بيشتري در انتخاب ابزارهاي نانو وجود دارد. 2-2- اختلاف‌هاي اساسي FPNI با CMOL در شکل 2 ساختار هندسي نانوسيمها، پينها و cmos که در زير آن قرار مي‌گيرد را در دو فناوري cmol و fpni مقايسه مي‌کند. Cmol دريايي از invertorهاي منظم فرض مي‌شود که بهپينهاي روي سطح سيليکون متصل هستند. نانوسيمهاي crossbar در بالاي آن اندکي چرخانده‌شده‌تا نانوسيمها با وضعيت بهتري بهپينهاي روي سطح cmos متصل شوند. نانوسيمهاي افقي به‌ورودي invertorها وصل مي‌شوند و نانوسيمهاي عمودي فقط به‌خروجي آنها. اتصالات سبز رنگ انتخابي در شکل 2 نيز به‌صورت مقاومتهاي غيرخطي در نظر گرفته مي‌شود که تأثير مهمي در فراهم نمودن وارونگي و بهره دارد. fpni در قسمت سمت راست شکل2 شامل مجموعه اي |
|
| شکل 2: cmol و fpni |
|
از گيتهاي منطقي، بافرها و ساير اجزاء در لايه cmos فرض مي‌شود و
از نانوسيمها فقط براي interconnect استفاده مي‌شود. در اينجا
نانوسيمها از لايه‌هايي جهت پوشاندن پينها تشکيل شده‌است. (پينها
بزرگتر از نانوپين‌هاي cmol هستند.) در fpni نيز چرخش اندک نانوسيمها
جهت اتصال آنها به‌پين‌ها وجود دارد. اتصالات انتخابي (سبز رنگ زير
panel) هم عنوان مقاومتهايي جهت اتصال محاسباتي به‌کار رفته‌است. در فناوري fpni مشکل اندازه و همترازي پينها برطرف شده‌است. در مجموع اختلاف بين دو فناوري cmol و fpni را مي‌توان به‌صورت زير بيان کرد: در ساختار fpni محاسبه‌ها تنها در cmos انجام مي‌شود و آدرس دهي در نانوسيم ها. کاهش توان مصرفي باعث مي‌شود تا بتوان از Antifuseهاي خطي يا غير خطي در نقاط اتصال استفاده کرد. همترازي نانوسيمهاي crossbar با پينهاي cmos در ساختارfpni. در fpni از cmosمرسوم استفاده مي‌شود، درحاليکه در cmolبه علت نياز بهVdd=0. 3v و کاهش منبع ولتاژ از cmos معمولي نميتوان استفاده کرد. 2-3- ساختار در fpni نانوسيمها به‌صورت مورب آدرس دهي مي‌شود (با اندکي چرخش نسبت به‌طول) ، که به‌خاطر اتصال بهتر پينها با نانوسيمها است. سطح cmos به‌سلولهاي مربعي منظم تقسيم مي‌شود، که به‌هر سلول يک پين ورودي براي خواندن يک سيگنال از نانوسيمها و يک پين خروجي جهت تحريک کردن يک سيگنال از گيت به‌نانوسيم متصل است. يک بافر تنها در يک سلول پياده‌سازي مي‌شوند، در صورتيکه گيتهاي منطقي و فليپ فلاپها نياز به‌سلولهاي چندگانه دارند. |
|
| شکل 3: نمايي از سلولهاي سطح cmos |
|
گيتهاي منطقي استفاده‌شده‌در اين ساختار n-input AND/NAND فرض مي‌شود، که
بر روي n سلول پياده‌سازي خواهند شد. يک فليپ فلاپ درون چهار سلول
پياده‌سازي مي‌شود، به‌طوريکه چهار پين ورودي همه به‌ورودي D فليپ فلاپ
وصل مي‌شود. دوتا از چهار پين خروجي بهQ و دوتاي ديگر به‌خروجي –Q وصل
مي‌شود. ورودي و خروجي‌هاي اوليه روي يک جفت سلول اعمال مي‌شود که به‌صورت يک سيگنال ورودي و يک سيگنال خروجي به‌کار گرفته مي‌شود. يک سيگنال ورودي شدت جريان خروجي را به‌آرايه‌هاي سلول مي‌رساند و آنرا به‌صورت واقعي و invertشده روي دو پين خروجي اعمال مي‌کند. سيگنال خروجي نيز از طريق يک نانوسيم به‌سمت دو پين ورودي هدايت شده‌از آنجا به‌خارج از تراشه ارسال مي‌شود. در مجموع يک تراشه fpni از hypercellهاي يکسآنکه شامل گيتهاي منطقي، بافرها و فليپ فلاپ است، تشکيل شده‌است، که پيرامون آنرا سلولهاي I/O احاطه مي‌کند و يک ساختار مشابه به‌بلوک منطقي قابل شکل‌گيريCLB (Configurable Logic Block) به‌کار رفته در FPGA است. 2-4- پيکربندي وضعيت اتصالهاي استفاده‌شده‌مشابه cmol است. يک اتصال، به‌صورت يک آرايش الکتريکي با اعمال ولتاژ مناسب روي دو نانوسيم تعريف مي‌شود. آرايش نانوسيمها در يک تراشه cmos از ميان هر سلول مي‌گذرد و قبل از شکل دهي يک اتصال بافرها، گيتها و فليپ فلاپها در سلولها غيرفعال هستند. با اعمال ولتاژ مناسب بهdecoderها که در لبه اطراف سلول واقع شده‌اند، سبب مي‌شود که دو ترانزيستور موجود در سلول که در شکل4 نشان داده شده‌است ولتاژهاي مختلفي را روي نانوسيم خروجي و نانوسيم ورودي انتخاب شده، داشته باشد. جهت شکل دهي حالت اتصال با اعمال ولتاژ در محل اتصال دو نانوسيم مي‌توان به‌اين منظور دست يافت، براي مثال در صورت اعمال ولتاژ مثبت Antifuse يک حالت کم مقاومت (low-impedance) پيدا مي‌کند و زماني که ولتاژ منفي اعمال شود به‌حالت مقاومت زياد (high-imedance) بر مي‌گردد. |
|
| شکل 4: نمايش ترانزيستورهاي درون يک سلول |
|
به محض شکل‌گيري مدار وضعيت خطوط به‌سمت خاموشي
ترانزيستورها در هر سلول پيش مي‌رود و گيتها، بافرها و فليپ فلاپها را
جهت عمليات برنامه‌ريزي مدار فعال مي‌کند. 2-5- ساخت نظر به‌اينکه در نانوالکترونيک به‌تعريف ساخت در ابعاد خيلي کوچک به‌وسيلة روشهاي توليد و ساخت photolihogeraphy پرداخته مي‌شود، لذا روش محتمل، Imprint lithogeraphy خواهد بود. به‌طوريکه علاوه‌بر قابليت همترازي پينها دسترسي به‌داده‌هاي بين لايه مورد نظرو اتصالهاي نانوسيمها مورد نظر است. شروع ساخت همان‌طور که در شکل 5 نشان داده شده‌است: 1-لايه اولconnectorها و سيمها هستند که به‌وسيله nanoimprint ساخته مي‌شوند و با لايه‌هاي زيرين نانوسيمها در يک سطح بر روي مجموعه‌اي از پينهاي روي زيرپايه قرار مي‌گيرند. 2- لايه‌اي از نانوسيمها که به‌صورت عمودي هستند را به‌طور هم سطح روي پينهاي نمايش داده‌شده‌قرار مي‌دهيم. 3-تمام سطح روي تراشه با لايه‌هايي از switch latch |
|
| شکل5: روش ساخت سلولها در fpni |
|
پوشانده مي‌شود. 4- استفاده از ليتو گرافي استاندارد که از يک لايه ماسک روزنه دار که بر روي پينهاي زيرپايه قرار مي‌گيرد موادپوشاننده اين پينها را etch مي‌کنيم و لايه ماسک را بر مي‌داريم. 5- لايه دوم از نانوسيمها که به‌صورت افقي هستند را به‌طور هم سطح روي پينهاي نمايش داده‌شده‌قرار مي‌دهيم. اين پروژه ساخت براي crossbar با کوچکتر از 65 نانومتر و نيم pitch مسئله ساز مي‌شود. کوچکتر به‌يک راهبرد خاص جهت توسعه اين موضوع جهت سيمهاي نازکتر از 65 نانومتر نياز داريم. 3- نتيجه‌گيري با استفاده از روش مدل کردن و شبيه‌سازي مقايسه‌اي بين 17 نوع مدار معيار بين فناوري‌هاي cmol و fpni در دو اندازه 30 و 9 نانومتر در آزمايشگاه شرکتhp صورت گرفته‌است که نتايج آن را در جدول 1 آورده شده‌است. تغييرپذيري در خواص نانوسيمها و اتصالهاي الکتريکي يک چالش را در عملکرد ابزار نشان مي‌دهد، و آن احتمال مشاهده تجربي و نظارت بر توان و clock rate ابزار است. همچنين در اثر گذشت زمان ابزار نياز به‌آدرس دهي مجدد دارند، که اين موضوع در هاله‌اي از ابهام قرار دارد و راه حلي براي آن ارائه نشده‌است. براي مثال مشخص نيست چه طولي براي شکل‌گيري اتصال لازم است. شايد پيکربندي يک تراشه fpni براي ادامه کار به‌صورت صحيح به‌تازه‌سازي در مدت زمانهاي منظم و متناوب نياز داشته باشد. fpni نسل آينده تراشه‌ها خواهد بود که از نظر عملکرد (توان، clock speed و سطح) و قدرت تحمل پذيري مطابق با ITRS در سالهاي آينده است. شبيه‌سازي‌ها نشان مي‌دهد که براي fpni در مقياس 30nm در مقايسه با cmos-fpga چگالي هشت برابر افزايش مي‌يابد. منبع:سایت نانو |
ارسال نظر برای این مطلب
اطلاعات کاربری
نانوذرات، روان كننده، كاهش اصطكاكلینک دوستان
آرشیو
آمار سایت